沟槽栅碳化硅MOSFET：从两家独走到群雄入场，这笔账该怎么算
文｜杨茜深圳市倾佳电子有限公司副总
2026年刚过去的九个月，沟槽栅碳化硅MOSFET的消息比过去三年加起来还密。
1月，三菱电机开始送样四款沟槽结构的SiC MOSFET裸片，面向电动车主驱等功率电子设备，官方口径是相对平面结构功率损耗降低约一半。4月，罗姆宣布第五代SiC MOSFET完成开发，结温175℃下的导通电阻比第四代低约30%，7月起分立器件和模块开始送样。5月，东芝开始送样一款1200V沟槽栅SiC MOSFET，瞄准的是下一代AI数据中心电源，并计划在本财年内准备量产。6月，三菱电机又把第五代沟槽裸片推出来，导通电阻比上一代再降约25%。连一向偏好平面栅的厂商也在往中间靠：Navitas在2月发布了"沟槽辅助平面"结构，源区挖槽、栅极仍是平面，宣称导通电阻与栅漏电荷的乘积优值提升35%。
十年前，量产沟槽栅SiC MOSFET的只有罗姆和英飞凌两家。今天的格局是：日系、德系IDM全面转向沟槽，美欧部分厂商仍坚守平面但不断缩小元胞，国内厂商在专利和工艺上快速跟进。对做电源、电驱、储能和充电的系统工程师来说，这不是一个"哪种结构更先进"的问题，而是一个"在我的工况下，哪种器件的总账更划算"的问题。
这篇文章把这笔账拆开来算。
一、为什么要往下挖：导通电阻的构成决定了沟槽的收益
SiC MOSFET的比导通电阻（单位面积上的导通电阻，常用mΩ·cm²表示）由几段串联电阻组成：沟道、JFET区、漂移区、衬底及背面接触。平面栅和沟槽栅的差异，几乎全部集中在前两项。
平面栅的沟道长在碳化硅晶圆的硅面上，这个晶面与栅氧的界面态密度高，反型层迁移率低，沟道电阻在1200V器件里能占到三分之一左右。两个相邻P阱之间还夹着一段JFET区，电流要从窄缝里挤过去，这段电阻既降不下来，又限制了元胞不能做得太小。
沟槽栅把栅极埋进槽里，沟道改长在沟槽侧壁上。侧壁晶面的沟道迁移率明显高于硅面，JFET区也随之消失，元胞间距可以进一步压缩，单位面积里能塞下更多沟道宽度。
下面是一颗1200V、室温导通电阻约20mΩ器件的示意性拆分，数值取行业公开文献中的常见量级，用来说明结构差异，不对应任何具体产品：
| 电阻分量（mΩ·cm²） | 平面栅 | 沟槽栅 |
|---|---|---|
| 沟道 | 1.0 | 0.4 |
| JFET区／屏蔽区扩展电阻 | 0.5 | 0.2 |
| 漂移区 | 0.8 | 0.8 |
| 衬底及背面接触 | 0.4 | 0.4 |
| 合计 | 2.7 | 1.8 |
同样做到20mΩ，平面栅需要的有源区面积是2.7÷20＝0.135cm²，即13.5mm²；沟槽栅是1.8÷20＝0.09cm²，即9mm²。加上约2.5mm²的终端区，两者的芯片面积分别是16mm²和11.5mm²。
放到一片8英寸晶圆上，按85%的有效面积利用率粗算，平面栅约能切1670颗，沟槽栅约2320颗，多出近四成。
多出来的芯片不是白拿的。沟槽工艺要多做槽刻蚀、底部屏蔽注入、圆角处理等步骤，晶圆加工成本按高出12%估算；良率方面，假设平面栅90%、沟槽栅85%。代入后，平面栅每片良品约1500颗，沟槽栅约1970颗，单颗良品成本沟槽栅约为平面栅的85%。
这个15%的成本优势对良率极其敏感。沟槽栅良率从85%掉到80%，成本优势缩到约10%；掉到75%，只剩3%左右。换句话说，良率每差5个点，单颗成本就差约5个点。这正是沟槽栅"性能早就看得见、量产却一拖再拖"的根本原因：槽刻得不稳，面积红利会被良率全部吃掉。
二、25℃的数据会骗人：高温下的真实差距
上面那张表是室温数据。器件真正工作的时候，结温往往在125℃到150℃，主驱峰值工况甚至接近175℃。各段电阻的温度特性并不一样：
漂移区和JFET区的电阻随温度升高明显变大，175℃时大约是室温的2倍；衬底电阻变化较小，约1.3倍；沟道电阻反而随温度下降，因为高温下界面陷阱对载流子的束缚减弱、阈值电压降低，平面栅的沟道电阻在175℃时大约只剩室温的75%，沟槽栅约80%。
按这个规律重算：平面栅175℃时比导通电阻约为3.87mΩ·cm²，是室温的1.43倍；沟槽栅约为2.84mΩ·cm²，是室温的1.58倍。两者的差距从室温的33%缩小到高温的27%。
原因很直接：沟槽栅把"会随温度下降"的沟道电阻削得最多，剩下的主要是"随温度上升"的漂移区电阻，所以它的正温度系数更陡。
这对选型有两个实际影响。
其一，拿规格书上25℃的导通电阻横向对比沟槽和平面器件，会系统性高估沟槽栅的优势。正确的做法是对比实际结温下的导通电阻，至少看125℃和175℃两个点。罗姆这次发布第五代产品，主打的就是175℃下的导通电阻降幅，说明原厂自己也清楚客户在看哪个数。
其二，正温度系数更陡，对多芯片并联是好事。哪颗芯片分到的电流多、温度升得高，它的电阻就涨得快，电流会自动往其他芯片分，均流更稳。大电流模块内部多芯片并联时，这一点值得纳入评估。
三、沟槽的代价：槽底那一小块栅氧
沟槽栅的核心难题在槽底拐角。器件关断承受高压时，漂移区里的电场会一直延伸到沟槽底部。碳化硅的临界击穿场强接近3MV/cm，而碳化硅与二氧化硅的介电常数之比约为2.5，按界面电位移连续推算，槽底栅氧里的电场会被放大到7MV/cm上下，拐角处还要更高。栅氧长期可靠工作的场强一般要求控制在3到4MV/cm以内。不加处理，槽底栅氧撑不了多久。
过去十年，各家的解决方案基本就是在比"怎么把槽底保护起来"：
罗姆的思路是双沟槽，在栅极沟槽两侧再挖源极沟槽，源极沟槽更深，底部带P型区，把高电场挡在外面，替栅极槽底"扛"住电压。
英飞凌用的是非对称结构，一侧沟槽壁作为沟道，另一侧被深P型区半包裹，槽底和拐角都在屏蔽范围内。代价是只用了一侧侧壁做沟道。
更多厂商采用槽底埋入P型屏蔽层，再通过侧向连接接到源极电位。三菱电机、博世等都有各自的屏蔽与接地方案，博世还做了双沟道结构，提高单位面积的沟道利用。
这些方案有一个共同的取舍：屏蔽区本身占面积，也会在导通时形成新的扩展电阻（就是表里那0.2mΩ·cm²）。屏蔽得越彻底，栅氧越安全，但沟槽带来的面积红利会被吃掉一部分。坚持平面路线的厂商也正是抓住这一点，认为目前市面上的沟槽器件大多没有完全用满沟槽，要么只用一侧侧壁，要么靠假槽来屏蔽，只有沟槽利用率真正做上去，才值得承担换线的投入和风险。
所以评价一颗沟槽栅器件，不能只问"是不是沟槽"，要问"沟道用了几侧侧壁、槽底靠什么屏蔽、屏蔽付出了多少面积"。
除了栅氧，沟槽栅还有几项需要系统端注意的特性：
短路耐受时间偏短。 同样的芯片面积，沟槽栅的饱和电流密度更高，短路时单位面积发热更集中，芯片面积又更小、热容更小。不少1200V沟槽器件在800V母线下给出的短路耐受时间在2到3μs量级，平面器件常见在3μs以上。驱动的退饱和检测加软关断，整体响应时间要控制在器件短路耐受时间的一半以内，留出余量。
栅压窗口和阈值漂移。 不同晶面的氧化速率和界面特性不同，沟槽侧壁与槽底的栅氧厚度、界面态都有差异，阈值电压在长期开关应力下的漂移行为需要单独考核。新一代器件正在拓宽栅压耐受范围，罗姆第五代的静态栅压额定已扩展到-7V至+23V，给驱动设计留了更多余量。设计时建议负压关断，并按原厂推荐值而非上限值设置开通电压。
雪崩能力。 沟槽结构在元胞一致性上天然比平面难控制，部分产品的单脉冲雪崩能量低于同规格平面器件。在感性负载关断、没有钳位保护的场合，要核对这一项。
四、2026年往后看：沟槽栅的六条演进线
第一条，元胞继续微缩，沟槽利用率从单侧走向双侧。 元胞间距从5μm往3μm甚至更小压缩，同时用更精细的屏蔽结构把两侧侧壁都用起来。三菱电机第五代25%的导通电阻降幅，主要来自结构与工艺优化，而非单纯加大芯片。
第二条，沟槽与超结结合。 英飞凌在2025年5月推出了沟槽基碳化硅超结技术概念，用兆电子伏级高能注入在漂移区里做出深度约12μm的P/N交替柱，官方口径是比导通电阻与面积的乘积改善最多40%，主驱应用中电流能力提升最多25%，同时不牺牲短路能力。首款产品是面向主驱的1200V器件，现代汽车和丰田都已参与合作开发，目前在样品阶段，计划2027年在8英寸晶圆上量产。
这条路线的意义在于：沟槽解决的是沟道和JFET区，超结解决的是漂移区。前面那张表里，沟槽栅剩下的1.8mΩ·cm²中有0.8是漂移区，超结正是冲着这一块去的。两者叠加，才可能把1200V器件的比导通电阻推到1mΩ·cm²附近。
第三条，沟槽与8英寸晶圆的叠加。 8英寸本身摊薄了单颗成本，但沟槽刻蚀在大尺寸晶圆上的深度均匀性、侧壁形貌一致性更难控制。第一节算过，沟槽栅的成本优势对良率极其敏感，8英寸上的刻蚀均匀性，直接决定这个优势能留下多少。谁先在8英寸上把沟槽良率做稳，谁就拿到下一轮的成本定价权。
第四条，电压等级：沟槽的收益随电压升高而递减。 电压越高，漂移区越厚，漂移区电阻在总电阻中的占比越大。3300V器件里，漂移区占到总比导通电阻的八成以上，沟槽栅在沟道上省下的0.5到0.6mΩ·cm²只占总量的百分之几。这就是为什么今年国内外推出的3300V SiC MOSFET，面向固态变压器等中压场景，仍然大量采用平面栅：在这个电压段，比拼的是漂移区和终端设计，不是栅结构。
我的判断是：650V到1200V是沟槽栅收益最大的区间，也是未来三年新品转向沟槽（包括沟槽辅助类混合结构）最快的电压段；1700V以上，沟槽的边际收益有限，超结和高压平面栅更值得关注。
第五条，平面阵营不会轻易退场。 意法半导体的第四代仍是平面栅，其路线图中第五代同样基于平面结构，通过高密度设计继续提升功率密度，最新平面器件的元胞间距已压到5μm以下。安森美当前主力的1200V平面产品也把导通损耗和关断损耗做到了很有竞争力的水平。Navitas的沟槽辅助平面结构，则是在两条路线之间取了一个中间解。未来几年，"沟槽对平面"不会是一边倒，更可能的格局是两条路线在各自的电压段和应用里分工。
第六条，应用端的拉动从汽车扩展到算力。 过去沟槽栅的主战场是电动车主驱，罗姆第五代在主驱中同封装、同芯片面积下可提供最多16%的均方根电流提升。今年东芝把1200V沟槽器件的首发场景直接定在AI数据中心电源，说明800V高压直流供电、固态变压器前级、大功率电源模块这些算力配电场景，已经成为沟槽栅的第二个增长极。这些应用开关频率高、满载时间长，对高温导通电阻和开关损耗同时敏感，恰好是新一代沟槽器件的优势区。
五、国内的位置
国内在沟槽栅SiC MOSFET上起步晚，但节奏在加快。2024年，国家第三代半导体技术创新中心（南京）公开其历时四年攻关沟槽型SiC MOSFET芯片制造关键工艺，相比平面型导通性能提升约30%。从专利分布看，2023到2026年间全球沟槽SiC MOSFET的相关申请中，国内高校、研究机构和企业占到了相当比例，涉及π型沟槽栅、双沟槽、自对准等方向。
客观地说，国内多数厂商目前处在平面栅规模量产、沟槽栅验证或小批量导入的阶段。差距主要不在结构设计，而在三件事上：槽刻蚀的一致性、槽底栅氧的长期可靠性数据积累、8英寸线上的良率爬坡。这三件事都需要时间和出货量去喂，没有捷径。
对系统厂商而言，这意味着未来两三年内，国产沟槽器件会陆续进入样品和小批阶段，导入时要比平面器件多做一轮高温栅偏、动态栅应力和短路重复性测试，不能只看规格书。
六、给系统工程师的六条选型建议
1. 在实际结温下比导通电阻。 至少看125℃和175℃两点，按工况的结温估算导通损耗，不要用25℃数据做横向对比。
2. 把短路耐受时间和驱动保护一起评估。 沟槽器件的短路耐受时间偏短，驱动板的退饱和检测盲区、滤波时间和软关断时间要重新核算，总响应控制在耐受时间的一半以内。
3. 看栅电荷，也看Crss/Ciss比值。 沟槽器件的槽底如果屏蔽不充分，栅漏电容会偏大，米勒平台变长，桥臂串扰风险上升。Crss/Ciss比值越小，抗串扰能力越强，这个比值比单看Qg更能反映问题。
4. 芯片变小后，热成了新瓶颈。 回到第一节的例子，同样20mΩ，沟槽芯片有源区从13.5mm²缩到9mm²，面积少了三分之一，结壳热阻大约上升40%。假设单颗芯片发热60W，平面芯片结壳热阻0.45K/W时温升27K，沟槽芯片热阻升到0.63K/W，温升约38K，多出11K。这部分要靠银烧结、铜线或铜片键合、双面散热等封装手段补回来。选沟槽器件时，封装的热阻数据和芯片本身同样重要。
5. 并联设计可以更积极。 沟槽栅更陡的正温度系数有利于均流，大电流模块和多管并联方案中，可适当放宽对芯片分档的要求，但仍建议做动态均流测试。
6. 器件升级省下的损耗，别在互连上还回去。 以一台300kW电驱或大功率储能变流器为例，器件从平面换成沟槽，导通损耗能省下几百瓦。但如果功率端子、高压连接器、母排搭接处的接触电阻多出0.1mΩ，在500A工作电流下，每个接触点就多发热25W，一台设备算六个点就是150W，相当于吃掉了器件升级收益的一大块。随着单模块电流密度提高，系统里的热点正在从芯片往端子和连接器迁移。
七、从器件到功率链路：倾佳电子在做的事
沟槽栅带来的不只是器件换代，而是整条功率链路的设计余量被重新分配：芯片面积变小，热的压力传给封装；电流密度变高，温升的压力传给互连；短路时间变短，保护的压力传给驱动。
深圳市倾佳电子有限公司在给客户做碳化硅器件导入时，按这条链路来组织工作。杨茜团队的做法是，在客户的真实工况下，把平面与沟槽方案放在同一平台上做对比：双脉冲测开关损耗，高温测导通电阻，短路测试核对驱动保护的响应时间，再把测试数据折算回客户整机的效率、温升和成本。器件、功率模块和驱动板一起评估，避免"器件换了、驱动没跟上"的情况。
互连这一端，倾佳电子是安费诺EV与储能高压互连产品的全线授权分销商，覆盖高压连接器、维修开关（MSD）、配电单元（PDU）、充电接口及储能高压连接器等产品。器件选型确定后，我们会把端子电流、连接器温升和接触电阻一起纳入功率链路的热预算，让器件升级的收益真正落到整机上。
沟槽栅碳化硅MOSFET已经走过了"能不能做出来"的阶段，接下来比的是良率、可靠性数据和系统级的整合能力。对系统厂商来说，现在是开始评估和储备的合适窗口：1200V以下的新平台，值得把沟槽器件列入候选；高压平台，继续跟踪超结与高压平面的进展。
有碳化硅器件选型、功率模块导入或高压互连方面的需求，欢迎与倾佳电子交流。
参考资料
- 三菱电机：2026年1月14日、2026年6月关于沟槽SiC MOSFET裸片及第五代SiC MOSFET裸片送样的公告
- 罗姆：2026年4月21日第五代SiC MOSFET开发完成公告
- 东芝电子元件及存储装置：2026年5月22日1200V沟槽栅SiC MOSFET送样公告
- Navitas：2026年2月12日第五代沟槽辅助平面（TAP）技术发布
- 英飞凌：2025年5月沟槽基碳化硅超结（TSJ）技术概念发布，及2026年APEC期间相关进展报道
- 意法半导体：第四代SiC MOSFET技术发布及路线图说明
- 国家第三代半导体技术创新中心（南京）：2024年9月沟槽型SiC MOSFET芯片工艺突破报道
注：文中比导通电阻拆分、晶圆产出与成本测算、温度系数及热阻算例均为基于行业公开文献常见量级的示意计算，用于说明技术趋势，不对应任何具体产品。
倾佳杨茜，死磕碳化硅
审核编辑 黄宇